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CMOS工艺多功能数字芯片的输出缓冲电路设计

作者:时间:2012-06-08来源:网络收藏

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由图3(a)(b)(c)(d)可知,在器设计为三级反相器链的情况下,器的上升时间tr=17.6 ns,tf=16 ns,td=15.84 ns。
2)把器设计为五级反相器链,如图4所示。
图4中各个PMOS管和NMOS管的尺寸分别为(取S=2.72)。

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则同样通过HSPICE仿真软件,在0.6μm CSMC 2P2M库下的仿真结果为(负载为100 pF电容,1 kΩ电阻)。如图5(a)(b)(c)(d)所示,主要考虑仿真结果中的反向器链的上升时间tr、下降时间tf、上升延迟和下降延迟td。

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