一种单端10-bit SAR ADC IP核的设计
1．2 DAC电路架构
本文采用的DAC架构如图1所示，主要采用分割二进制电容加权结构，由逐次逼近逻辑(SAR)产生的控制信号S0到S11来控制DAC的开关。其中：
的能量。在进行第二位的比较时，DAC进行两种转换：如果Vsh>Vdac，进行“up”转换，即C1接Vref(C1起始接GND)，因此Vdac=3／4Vref，则需要从参考电压吸收的能量；相反地，如果VshVdac则需要进行“down”转换，如图4所示；C1接Vref(C1起始接GND)而C2接GND(C2起始接Vref)，因此Vdac=1／4Vref，假设它们在同一时间进行变换，则需要的能量。它所需要的能量是“up”转换时能量的5倍；发生这种情况是因为C2最开始充进去的电荷都必须向地(GND)放走，而C1则必须从参考电压(Vref)上吸收电荷。而分割电容阵列在转换时的能量消耗较少。为了与上述例子进行比较，也拿一个2-bit的分割电容阵列为例，如图4所示，其中C1p=C2p=C1n=C2n=C0。清零阶段，所有电容全部接GND，没有能量消耗。当清零过后，进行第一位的比较时，C1p与C2p的下极板接Vref，DAC的输出Vdac等于1／2Vref，其中Vref是参考电压，此时电容从参考电压吸收的能量。当进行第二位的转换时，DAC进行两种转换；如果Vsh>Vdac，进行“up”转换，即C1n接Vref(C1n起始接GND)，需要从参考电压吸收的能量；相反的，如果VshVdac，则需要进行“down”转换，如图4所示；C1p接GND(C1p起始接Vref)，需要从参考电压吸收
。本文引用地址：http://www.eepw.com.cn/article/176406.htm
从上述可以看出，传统电容阵列在“up”转换时消耗能量最少，而在“down”转换时消耗能量最大，而分割电容阵列相对来说消耗的能量较少。通过仿真可以得知，本文所用的SAR ADC结构由于电容偏转所消耗的平均能量比传统的SAR ADC要节省30％左右。
对于高速应用的ADC来说，一个重要的技术指标就是DAC的建立时间。在“down”转换过程中，传统电容阵列中需要有两个电容进行切换，而控制电容转换的开关在转换过程中的任何不匹配，无论是随机的还是确定的，都可以引起电容阵列向错误的方向进行转换，甚至引起前置放大器的过载。而分割电容阵列在每一位的比较过程中，只有一个电容变化时，对开关信号的歪斜有很好的抵制作用。图5是通过仿真对两个电容阵列的建立时间进行了对比。从仿真结果可以看出，当分割电容阵列和传统阵列开关时间的宽度相同时，分割电容阵列的建立时间比传统阵列的建立时间快了8％左右，而且电容值越大，建立时间缩小的越明显。
1．3 比较器电路架构
文中采用的比较器结构简化如图6所示，它是由三级预放大和锁存器组成，其中一、二级预放大器结构相同。比较器的失调电压是影响比较器比较精度的一个重要参数，进而影响整个ADC的精度，而失调电压是经过放大器放大之后再存储在电容上的，所以放大级的增益不能太大。过大的增益会使输出饱和，这样存储在电容上的电压就不能反映真实的失调电压的值，所以三级预放大器每一极均有较小的增益，这样做还可以获得较大的带宽，提高比较器整体的响应速度。但是比较器的增益过低，则会影响其精度，而锁存器的使用则是为了提高比较器的增益，同时又降低其功耗，进而提高比较器的有效精度。
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