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电路设计模块化与设计重利用

作者:时间:2013-04-07来源:网络收藏

5)为了方便模块设计的管理,建立模块库。库内容包括及其BIOCK如图5。PCB的电路模块*.mdd可以单独提取出来和其他元器件的封装库放在一起,方便调用。对于层数超过四层的PCB设计,需要导出其叠层信息保存在库文件中。

本文引用地址:http://www.eepw.com.cn/article/175851.htm

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6)模块设计重利用时,调用一个模块符号和一个单独的元器件是一样的,软件自动默认模块元器件的位号后缀为*,*为位号,为模块引用的次数。例如R1.1,如果不想用“-”,在Subdesign定义中,将属性Subdesign suffix中默认的“_”去掉:如果不想用数字作为模块引用的标示,可以自定义,在每个模块调用以后,给BLOCK增加一个Subdesign suffix的属性,Value中自定义后缀名称。
重利用时还必须在Project Setup中,定义Subdesign,指定User Subdesign以后软件才能将PCB的子电路认为是一个Module,否则子电路只是一个设计,元器件就分散布局了,只有在UserSubdesign中定义以后PCB的子电路才能是一个Module。
7)PCB设计中调用模块时PCB设计中的叠层必须和子电路一致,如果引用多个设计模块,一定要合理规划叠层信息。在PcB设计工具中,子电路以Group的方式移动、旋转等,否则PCB子电路设计将被破坏。

5 应用与实践
在Cadence Board Design System中进行电路设计与重利用,已经广泛应用于我们的硬件设计中,设计范围也越来越广。同时也在复杂的PCB的并行设计方面,发挥了良好的作用。专业硬件设计团队设计的子电路,多次引用以后有力的保证了设计电路的一致性,减少了出错率,提高了原理和PCB设计效率,同时对于设计数据的备份管理及项目文件的移植性等方面都起到了积极的作用。


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