数字钟实验电路的设计与仿真
2．3 时间计数器
计数器是一种计算输入脉冲的时序逻辑网络，被计数的输入信号就是时序网络的时钟脉冲，它不仅可以计数而且还可以用来完成其它特定的逻辑功能，如测量、定时控制、数字运算等等。
本部分的设计仍采用74LS160作为时间计数器来实现时间计数单元的计数功能。时间计数器由秒个位和秒十位计数器、分个位和分十位计数器、时个位和时十位计数器构成。
数字钟的计数电路的设计可以用反馈清零法，当计数器正常计数时反馈门不起作用，只有当进位脉冲到来时，反馈信号将计数电路清零，实现相应模的循环计数。
2．3．1 分(秒)计数器
分(秒)计数器均为60进制计数，如图4所示。它们的个位用十进制计数器74LS160构成，无需进制转换，信号输入端CLK与1 Hz秒信号相连，进位输出作为十位的计数输入信号。十位采用反馈清零法将十进制计数器74LS160变成六进制计数器，因为清零端为低电平有效、所以将QB、QC与非后连接到清零端，即计数器的输出状态为“0110”时QB、QC输出高电平与非后为低电平实现有效清零并对下一级进位。两级电路组成一位60进制计数器，其计数规律为00→01→…→58→59→00。当秒计数满60后向分个位提供一个进位信号，同理当分计数满60后向时个位提供一个进位信号。本文引用地址：http://www.eepw.com.cn/article/175776.htm
2．3．2 时计数器
时计数器为24进制计数，其计数规律是00→01→…→23→00，即当数字运行到23时59分59秒时，在下一个秒脉冲的作用下，数字钟显示00时00分00秒。计数器的计数状态转换表如表1所示。
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