基于EPM1240的SDRAM控制器的设计

摘要：SDRAM的读写逻辑复杂，最高时钟频率达100 MHz以上，普通单片机无法实现复杂的SDRAM控制操作，复杂可编程逻辑器件CPLD具有编程方便，集成度高，速度快，价格低等优点。因此选用CPLD设计SDRAM接口控制模块，简化主机对SDRAM的读写控制。通过设计基于CPLD的SDRAM控制器接口，可以在STM系列、ARM系列、STC系列等单片机和DSP等微处理器的外部连接SDRAM，增加系统的存储空间。
关键词：SDRAM；接口；Verilog；CPLD

数据采集处理技术是现代信号处理的基础，广泛应用于雷达、声纳、软件无线电、瞬态信号测试等领域。随着信息科学的飞速发展，人们面临的信号处理任务越来越繁重，对数据采集处理系统的要求也越来越高。近年来复杂可编程逻辑器件(Complex Programable Logic Dev ice，CPLD)由于其设计灵活性、更强的适应性及可重构性，结合同步动态随机访问存储器(Synchronous Dynamic Random Access Memory，SDRAM)的高速、大容量、价格优势，在设计高速实时数据采集系统时受到了广泛的关注。SDRAM(同步动态随机访问存储器)具有价格低廉、密度高、数据读写速度快的优点，从而成为数据缓存的首选存储介质。

1 SDRAM的基本操作
SDRAM称为同步动态随机存储器，同步是指其时钟频率与CPU前端总线的系统时钟频率相同，SDRAM可以使所有的输入输出信号保持与系统时钟同步，并且内部的命令的发送与数据的传输都以它为基准；动态是指存储阵列需要不断刷新来保证数据不丢失；随机是指数据不是线性依次存储，而是自由指定地址进行数据的读写。由于SDRAM为了提高存储容量，采用硅片电容来存储信息，随着时间的推移，必须给电容重新充电和刷新来保持电容里的数据信息。
在对SDRAM进行存取数据操作之前，首先要对其初始化，即设置SDRAM的普通模式寄存器和扩展模式寄存器，确定SDRAM的工作方式，这些设置包括突发长度、突发类型、CAS潜伏期和工作模式的设置。在SDRAM芯片内部有一个逻辑控制单元，并且有一个模式寄存器为其提供控制参数。因此，每次开机时SDRAM都要先对这个控制逻辑核心进行初始化。初始化过程如图1所示。

1．1 模式寄存器的设置
Mode Register Set：模式寄存器设置，是指对SDRAM的工作方式做一定义，对寄存器的设置，可以在每次系统启动时，也可以在每次存取之间进行，当SDRAM掉电时，系统重新启动后必须重写模式寄存器。其空间安排如下表1所示：

Burst Length：决定当接受到一个读写信号时可以读取的最大的列数目，对于连续读取模式，其值可以为1，2，4，8或整页(full page)，当为隔行读取模式是，其值为1，2，4，8。
Burst Type：决定读取模式为连续方式还是隔行方式。
CAS Latency：决定当一个读信号有效到第一个数值在数据线上有效时之间的间隔延迟时间，延迟时间可以设定为1，2或3个时钟周期。例如：如果延迟时间为m，读信号在n时刻有效，那么数据将在第m+n个时钟信号有效，如果相应的读取时间适合的话，而在m+n-1时刻数据线传送数据。
Operation Mode：A7-A8表示操作的模式。
Write Burst Mode：当A9=0时，有A0-A2决定的Burst Length适合于读和写两种操作。而当A9=1时，Write只能读取单一的单元，而不能支持块操作。
Reserved：A10，A11是保留位，为以后的扩展使用。