采用LVDS高速串行总线技术的传输方案
由图2可以看出，该模块有3个输入信号。分别为时钟输入CLK、帧同步信号TFR和并行数据TCH1[7：0]。其中，CLK频率为33MHz，经过数字时钟管理器(DCM)锁相倍频后得到串行模块内部时钟CLK1X(33MHz)、CLK4XR(33×4=132MHz)和CLK4XF(33×4=132MHz)，其中CLK4XR与CLK4XF反相，与CLK1X同相。输出为三组差分信号，分别为串行数据TCH1[P：N]、串行时钟TCLK[P：N]和串行帧同步信号TFR[P：N]。输入时钟CLK信号上升沿有效，时钟上升沿时，若帧同步信号为高电平，则锁存输入数据TCH1[7：O]，延时一个时钟周期开始发送。输出的发送时钟TCLK[P：N]为132MHz，双沿有效。输出串行数据采用小终端模式，数据低位LSB在前，帧同步信号TFR[P：N]输出比特序列11110000，用于供接收端同步。
如图2所示，串行发送模块主要由LOAD_GEN、OUT_DATA、OUT_FR、OUT_CLK4个模块组成。LOAD_GEN模块用来产生并／串转换时加载数据的选通脉冲。OUT_DATA模块采用移位寄存器实现数据并／串转换。而OUT_FR和OUT_CLK模块分别用来产生串行帧同步信号和串行时钟信号。这些模块均使用硬件描述语言VHDL设计完成。
LVDS传输电路设计
由于LVDS总线的传输速率达到264Mbps，对PCB布线等方面要求特别高。本文利用高速电路仿真分析工具——Mentor Graphics公司的HyperLynx，对LVDS传输电路进行了仿真设计，包含传输线阻抗设计、端接匹配、差分信号布线。同时考虑了接插件和传输电缆的选择对数据传输的影响。
LVDS信号的电压摆幅只有350mV，为电流驱动的差分信号工作方式，最长的传输距离可以达到10m以上。为了确保信号在传输线中传播时，不受反射信号的影响，LVDS信号要求传输线阻抗受控，差分阻抗为100。本系统应用中，利用高速电路仿真分析工具，通过合理的设置层叠厚度和介质参数，调整走线的线宽和线间距，计算出单线和差分阻抗结果，来达到阻抗控制的目的。 LVDS信号的拓扑可以是点到点单向，点到点双向或总线型(multi—drop)。无论哪种应用，都需要在接收端进行端接匹配。匹配阻抗值等于差分阻抗，典型值为100。匹配电阻在这里主要起到吸收负载反射信号的作用，因此，要求距离接收端尽量靠近。在本系统中，利用FPGA片内的数控阻抗(Digitally Controlled Impedance)，直接配置FPGA内部端接阻抗值，在FPGA内部实现端接匹配。这样做不仅可以方便修改端接阻抗值大小，使端接电阻很好地匹配，而且端接电阻与接收端非常靠近。
差分信号的布线是整个传输电路设计的难点。一般来说，按照阻抗设计规则进行差分信号布线，就可以确保LVDS信号质量。在实际布线当中，LVDS差分信号布线应遵循以下原则：
1、差分对应该尽可能地短、走直线、减少布线中的过孔数，差分对内的信号线间距必须保持一致，避免差分对布线太长，出现太多的拐弯。
2、差分对与差分对之间应该保证10倍以上的差分对间距，减少线间串扰。必要时，在差分对之间放置隔离用的接地过孔。
3、LVDS差分信号不可以跨平面分割。尽管两根差分信号互为回流路径，跨分割不会割断信号的回流，但因为缺少参考平面而导致阻抗的不连续。
4、尽量避免使用层间差分信号。在PCB板的实际加工过程中，由于层叠之间的层压对准精度大大低于同层蚀刻精度，以及层压过程中的介质流失，层间差分信号不能保证差分线之间间距等于介质厚度，因此会造成层间差分对的差分阻抗变化。因此建议尽量使用同层内的差分。
5．在设计阻抗时，尽量设计成紧耦合方式，即差分对线间距小于或等于线宽。
此外，在LVDS传输电路设计当中应当选用适合差分信号的高速接插件，一方面，接插件的特征参数能够与LVDS信号阻抗匹配，通过接插件的信号畸变很小；另一方面，能够提供足够的布线空间，设计PCB走线宽度和间距。例如AMP公司的Z—PACK HS3系列接插件，在电气性能方面，比较适合高速LVDS信号互连。
本系统采用平衡电缆实现长距离传输，然而，由于LVDS特殊的阻抗匹配要求和极低的时序偏置要求，传统的电缆不能用于LVDS数据传输。试验证实双绞线电缆性能最优。短距离(大约0．5m)应用时CAT3平衡双绞线电缆效果最佳。而高于0．5m以及数据率大于500MHz时，CAT5平衡电缆效果最好。
结语
本文实现的高速数据传输系统，已成功应用于某雷达信号处理机和上位机之间的数据传输，传输距离大于8m，单个通道数据传输速率达到264Mbps，5个数据通道传输速率总共达1．32GbpS，传输过程稳定。本文引用地址：http://www.eepw.com.cn/article/157145.htm
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