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基于ADSP TS201的雷达信号处理机设计

作者:时间:2010-09-09来源:网络收藏

2 处理机实现
2.1 硬件平台
系统运算量及时间要求,板需采用多DSP并行处理的结构,为达到高速浮点处理能力、高数据吞吐率及大内存空间的要求,DSP芯片选用-,它是ADI公司最新型号的TigerSHARC架构高性能浮点数字器。它具有最高达600 MHz的工作时钟,且每周期可完成4条指令;包括双独立运算模块及用于地址计算的双独立整型ALU,可完全并行操作;拥有24 MB/s的片内存储器,内存容量大;此外还有14路DMA控制器及外部端口、4个链路口,可进行高速数据吞吐;拥有4个SDRAM控制器,可外部扩展存储芯片;拥有4个可编程flag引脚,可对外输出所需标志信号。
多DSP通常有共享总线方式和链路口耦合方式两种结构。共享总线结构的优点是可以提供全局地址空间,把多DSP的地址空间映射到主机的内存空间进行统一访问。任一DSP也可通过总线读写其它处理器内存,操作方便。然而,当多DSP间数据交换频繁时,总线竞争往往造成数据通信的总线瓶颈,因而该方法有明显的缺点。采用链路口耦合方式则具有明显的优点,各DSP总线独立,拥有完全独立的内存空间,各DSP程序可完全独立,减小了程序调试的难度。各DSP之间仅通过链路口无缝连接,片间连线少,降低了PCB布线难度和层数,节约了制板成本。此外,数据传输采用链路口的DMA方式并不占用DSP内核的运算时间,可以提高处理板的实时性能。因而采用将4片-通过链路口两两互连,形成松耦合的多DSP结构,如图2所示。各DSP通过链路口可在任意两个DSP之间进行最高达500 MB/s的数据传输。

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板卡主要以4片与1片FPGA为核心,外加Flash,SDRAM与光纤及其配置芯片协同完成数据存储及传输。FPGA主要完成系统中与匹配的时序控制,对板外的数据传输与对DSP的总线通信。FPGA通过两套独立的32位外部数据总线与DSP0和DSP1连接,采用流水协议,外部总线工作频率为50 MHz,可以实现400 MB/s的数据传输速度,达到了系统可进行高速数据传输的要求。系统时钟为50 MHz,TS201经12倍频工作在600 MHz,单板卡的系统峰值处理能力可以达到14.4 Gflops,板卡运算速度满足了系统需求。



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