基于CPRI协议的光纤通讯设计与实现
2．2 时钟方案
采用输出频率为61．44MHz的有源晶振为FPGA提供系统基准时钟(CLK61)，系统所需的其他频率时钟，均可使用FPGA内置的时钟管理模块，对CLK61进行分频、倍频及移相而得。SCAN25100有四个时钟端口，与FPGA相连。系统时钟方案如图2所示。本文引用地址：http://www.eepw.com.cn/article/156425.htm
SCAN25100芯片内置振荡器能够产生一个30．72MHz时钟SYSCLK输出，提供给FPGA作参考时钟。当系统作为REC端时，FPGA需要提供一个30．72MHz时钟REFCLK，给SCAN25100作为参考时钟。REFCLK和SYSCLK均使用LVDS差分电平，在FPGA内部使用缓冲器IBUFGDS来将输入差分时钟信号转为单端时钟，而使用OBUFDS将单端时钟转为差分时钟输出。
TXCLK为FPGA输出给SCAN25100，用于采集输出数据tx_data(9：0)的时钟。RXCLK为SCAN25100输出给FPGA，用于采集输入数据rx_data(9：0)的时钟。TXCLK和RXCLK配置使用INCMOS18电平，均为双边沿采集数据，其时钟频率由用户根据需求配置SCAN25100串行接口(DOUT和RIN)的传输速率决定。SPMODE(1：0)的配置值决定传输速率，对应关系见表1。
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