直序扩频的研究与FPGA实现

6级m序列发生器可产生周期为63的PN码序列，因为寄存器起始序列若全零，输出序列也将为全零。这样会造成PN码发生器进入死锁状态。因此要使PN码发生器正常工作，产生预期的PN序列，必须保证在起始时寄存器中至少有一个为1。设计发射端的PN码寄存器初始状态取“111111”。
利用VHDL程序实现PN码发生器，可以采用结构化描述方式，也可采用寄存器传输描述方式，两种方式的仿真结果相同。设计采用寄存器传输描述方式，便于设计中修改寄存器的初始状态。仿真结果如图5所示。

2．3 扩频调制的实现
在实际应用中，为达到数据符号扩频的目的，通常的做法是用一扩频码序列与待发射的信号相乘，并且扩频序列具有比数据比特窄得多的时宽，从而使扩频序列具有比数据序列高得多的频带。
2．4 发射子系统的综合仿真
结合前几个模块，整个发射子系统部分将存储在ROM中的信息以取出后与来自PN码发生器的伪码序列进行模2加，完成信号的频谱扩展。系统电路图和仿真结果分别如图6和图7所示。仿真结果中，clk为全局时钟，clk4为读数时钟，clk204为PN码发生器时钟，data为输入数据，kuopinout为扩频输出数据。从结果可以看出，实现了扩频调制的功能。

从仿真波形图可以看出，设计的发送端按要求完成了m序列的产生及扩频调制等功能.
3 接收模块的设计与实现
相对于发射子系统，接收子系统是个复杂的数字信号处理过程，它主要完成数字基带信号的同步捕获和解扩。
3．1 本地PN码发生器的设计
本地PN码发生器与发射子系统中的PN码发生器结构完全相同。也采用m序列发生器，这里不再叙述。
3．2 同步捕获模块的FPGA设计与实现
扩频通信系统解扩的关键技术是扩频信号的同步，其性能的好坏直接影响到系统的性能和可靠性，而同步的关键又在PN码捕获方法。
扩频码的同步捕获是要解决在工程上实用的问题，包含两方面的内容：简单的同步捕获设备和短的同步捕获时间。尽管设备简单是任何一个系统都追求的指标，但扩频通信系统中这个指标更显得重要。在不增加或少增加设备量的情况下，如何缩短扩频码的同步捕获时间是扩频码同步捕获的主要研究内容。
扩频码同步捕获一般有以下几个步骤：(1)确定要搜索的扩频码相位的区域。(2)调整本地参考扩频码的相位。(3)求解扩频码的相关函数值。(4)对所求相关值进行判决。
在综合考虑以上因素的基础上设计了数字基带匹配滤波器的捕获电路。匹配滤波器捕获的最大优点是捕获时间短，可以快速完成扩频信号的解扩和解调。在理想情况下，数字匹配滤波器(DMF)捕获系统最多只需要一个扩频序列周期的时间，就可检测出同步相位，实现扩频序列的捕获。
在匹配滤波器中，用PN码序列与通道的待解扩数据进行相关运算，并计算出相关运算的和，由于PN码的重要特性就是它的自相关系数高，而互相关系数低，所以只要相关的两路信号的PN码一致，就可以获得相关积分的峰值。这意味着解扩的成功。用于PN码同步捕捉的匹配滤波器一般采用延迟线匹配滤波器，在捕捉过程中，接收信号与本地伪码序列连续地进行相关处理，任何时刻的相关结果都与一个门限相比较，如果超过了门限，则表明此时刻本地PN码序列的相位与接收码序列相位是同步，同步过程即告完成，同时还完成了扩频信号的解扩。由于PN码的自相关特性，在一个码周期内总会出现一个相关峰，在仅T=NTC时间内，序列所有可能的相位都被搜索了一遍，具有较高的相位搜索速度，因此它的捕捉时间很短。然而当扩频码周期较长时，采用常规方法就需要较多抽头的FIR滤波器，这样的滤波器实现起来比较困难，而且占用资源较大，其硬件复杂度会随着扩频码的长度成倍增长。因此，将匹配滤波器在FPGA中以一种简单有效的方法来实现是关键。