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基于FPGA的嵌入式串行千兆以太网设计

作者:时间:2012-12-05来源:网络收藏

本系统基于Xilinx公司嵌入式系统开发工具EDK12.3完成软硬件协同设计。EDK12.3由XPS(Xilinx Platform Studio)、SDK(Software Development Kit)等组成。设计时需在XPS环境下添加所需的IP核,生成硬件系统框架,并添加相应的引脚约束和时序约束,然后调用Plat gen生成嵌入式系统硬件部分的网表(.NGC)文件和比特(.bit)文件,并通过软件描述文件(.MSS文件)来设置系统软件配置;接着将硬件设计导入到SDK中,并在SDK中生成各个外设的驱动层和库,设置相应软件的操作系统、库、外设驱动的属性,添加应用软件项目并编写应用软件;最后,调用处理器对应的编译器编译软件并和硬件可执行文件合成后,生成最终的二进制比特文件,下载到目标板进行系统调试。

2 PowerPC的硬件设计
设计中采用的内嵌硬核处理器PowerPC440属于32位精简指令集嵌入式处理器,它采用扩展型Book-E结构,其内部包括一个高性能、可双指令处理并有七级流水线的微内核。同时,具有灵活的存储器管理单元(MMU)、3个相互独立的128位PLB总线接口、4个直接存储器存储(DMA)控制单元,以及设备控制寄存器(DCR)等。它集成了32 KB指令和32 KB数据缓存,在550 MHz时钟频率下可提供高达1100 DMIPS的性能。在本设计中,通过PLB总线与外设端口相连,其硬件架构如图3所示。

本文引用地址:http://www.eepw.com.cn/article/153698.htm

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系统硬件平台的搭建(包括PowerPC处理器功能配置、系统总线结构以及相应的地址映射)均在EDK集成开发环境XPS中完成。
设计中采用片内高速数据总线PLB连接各种控制IP核,PowerPC440通过PLB总线完成对内部IP核以及外设的访问和控制功能。其中,外部PHY芯片通过与在内部例化EMAC核(Ethernet MAC)相连,挂载在PLB总线上,完成链路的建立;DDR II芯片通过IP核多端口存储控制器(Multiport Memory Controller,MPMC)挂载在PLB总线上,实现外部存储功能;串口通过串口控制器IP核(Xps_uartlite)与PLB总线相连,用于打印输出调试状态信息;8个拨码开关DIP和LED灯分别通过GPIO口与PLB总线相连,实现简单的控制与状态显示功能。
硬件结构如图4所示。

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本系统使用时钟生成器IP核生成系统各模块工作时所需时钟。该IP核模块的输入时钟为全局时钟引脚输入的100 MHz时钟,经过相应的倍频,生成400 MHz的PowerPC440工作时钟,生成200 MHz的DDR Il工作时钟以及125 MHz的Ethernet MAC工作时钟。
在各模块添加及连接结束后,需添加UCF约束文件,包括FPGA引脚约束和相应的时序约束等,并对XPS自动生成的微处理器硬件规范MHS文件进行相应的修改,对系统进行适当的优化。生成的系统在综合、布局、布线无误后生成最终的.bit文件,准备下载到电路板上。

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