基于DDC和DUC的大带宽DRFM设计与实现

，m=0，1，2，…。其中m取值满足fs≥2B的最大正整数。
得到的采样序列为

即x(2n)(-1)n和x(2n+1)(-1)n两个序列分别是同相分量xI(n)和正交分量xQ(n)的2倍抽取序列。根据抽取原理可知，如果xI(n)和xQ(n)的数字谱宽度π／2，则其两倍抽取序列xI(2n)和xQ(2n+1)可以无失真表示原序列。根据傅里叶变换性质可以推出

可知两者的数字谱恰好相差一个延迟因子*，在时域上即是相差0．5个采样点。为弥补这种时域的非对齐，需要引入两个时延滤波器加以校正。这两个滤波器需满足

基于多相滤波的数字正交下变频实现过程如图7所示。

由上述算法，可以推导出宽带DDC的多相滤波高效结构如图8所示。

输入中频数字信号为x(n)，依次经过一个采样点的延迟后分别进行4倍抽取，得到4路并行信号，依次为a(n)、b(n)、c(n)、d(n)。将得到的4路并行信号，分别经过一个采样点的延迟后再分别进行2倍抽取，得到8路并行信号，依次为x0(n)、x1(n)、x2(n)、x3(n)、x4(n)、x5(n)、x6(n)、x7(n)。由式(3)可知，x(n)的偶数项对应其同相分量I路信号，奇数项对应其正交分量Q路信号。于是，对以上的8路信号进行处理，得到4路并行的I路信号xI0、xI1、xI2、xI3和4路并行的Q路信号xQ0、xQ1、xQ2、xQ3，其中xI0=x0(n)、xI1=x2(n)、xI2=x4(n)、xI3=x6(n)、xQ0=x1(n)、xQ1=x3(n)、xQ2=x5(n)、xQ3=x7(n)。将得到的4路并行的I路信号与4路并行的Q路信号分别通过满足式(5)的时延滤波器，使得I路信号和Q路信号在时域上对齐。经过时延滤波器后，得到I路4路并行信号xII0(n)、xII1(n)、xII2(n)、xII3(n)，和Q路4路并行信号xQQ0(n)、xQQ1(n)、xQQ2(n)、xQQ3(n)。
虽然信号x(n)经过抽取后变成了8路信号，经过DDC后变成了4路并行的I路和Q路信号，尽管每一路保存的I、Q两路信号对应的复信号与原信号相比，都有一定的频谱损失，但这4路并行的信号总体却完整保存了信号x(n)的频谱和相位信息。若要恢复信号x(n)，只需经过一个相反过程即可。该宽带DDC的多相滤波结构在FPGA中具体实现的模块如图9所示。

图9中第1模块实现将信号x(n)抽取变为8路信号，分离出I路和Q路数据。第2，3模块实现的是将并行4路的I路和Q路数据经过各自对应的滤波器实现时域上的对齐，并最终将中频数字信号变成基带信号。