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仿真器并非万能之神

作者:时间:2009-12-18来源:网络收藏

我首先认识到可以用原理图当画出以下简单的 IOBUF 电路:

由于DATA_IO 与 DATA_OUT连接到较高层文档中的 IO 接口,综合器会插入用于 DATA_OUT的适当 OBUF,因此我无需在此画出。这个例子可以很好地说明了原理图与方框图设计方案如何能实实在在地减少未知错误。我的第二个更加惊人的发现是我在 VHDL 代码中编写的内容能够全部得到正确仿真,这里显示出了我实际预期的信号变化。当然,我始终明白能够仿真与能够综合之间的区别。这里有一个新的误解 ―― 我可以无错地仿真并合成我的设计。我敢断言,现在应该被问:“它可以仿真,那么可以合成吗?可以被映射吗?”
这个场景是我虚构的,尽管它出自我亲身经历过的真实事件。我曾经与许多喜欢在设计流程中使用 VHDL 和 Verilog 的 FPGA 设计人员深入探讨过。我和他们有一致的看法,就是他们的大多数设计对于基于原理图的方法来说过于复杂。也就是说,您是否主要通过 RTL 进行设计。HDL 的发明可减少描绘逻辑函数的工作量,因为门电路与触发电路的数量太多,也太繁复。然而, FPGA(和 ASIC)一直继续遵循着摩尔定律。设计也是如此,复杂到使用VHDL 或 Verilog 设计会把你带入泥潭,让你再也看不清整体设计意图。上面问题就是例证。
设计人员需要保持他们设计的领先地位。我深信他们将别无选择地这么做 ―― 采用更高端的方法来赢得时间和自由,从而可以集中精力进行其产品最重要部分的设计,即在市场上能使他们脱颖而出的部分。这个行业正在面临的挑战是:技能娴熟的资深设计人员必须放下架子来使用与工具配套提供的免费的IP,而不是自己亲手通过 HDL 把它们重新出来。我能理解这个挑战:作为一个真正的工程设计迷,我所做的应该是这个世界上许多人都做不到的(或者说我也相信)。不过事实上,如果我想设计更好的产品,并且更快地完成,我就必须站在别人的肩上,对他说“谢谢”,然后采用方框图的方法迅速将我的系统组合出来。接下来我就可以专心致力于设计我的创意,并且把它集成到整体系统中,使整个系统更加可靠并出类拔萃。

本文引用地址:http://www.eepw.com.cn/article/152216.htm

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关键词: 万能 并非 仿真器

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