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基于DDS+PLL高性能频率合成器的设计与实现

作者:时间:2010-04-20来源:网络收藏

  1.2 电路

  如图1给出的原理框图所示,整个两个功能模块

  1.2.1 电路

  电路如图2所示,该电路由DDS、低通滤波器(LPF)和外部参考时钟源组成。电路中的直接数字芯片AD9851是AD公司采用先进的DDS技术生产的高集成度DDS器件。它允许最高输入时钟180 MHz,同时提供可选择的片内6倍频乘法器,内置的10 b数/模转换器,内含一个高速比较器。芯片具有简单的控制接口,允许串/并行异步输入控制字,采用32 b控制字,内部使用5 b相位调制字,外接参考时钟源时,AD9851可以产生一个频谱纯净、频率和相位都可以控制,而且稳定性非常高的正弦波。

  本文采用单片机C8051F021对AD9851数据控制,改变AD9851内部编程控制寄存器所选的操作模式、相位累加器的位数、频率控制字,可实现各种不同频率信号的输出。外部参考时钟源选用30 MHz无源晶振,DDS输出信号的频率最高可达72 MHz。外部的低通滤波器用来滤除高频杂散和谐波。

  DDS有一个很明显的缺点,输出频率越接近Nyquist带宽的高度,采样点数越少,其输出的杂散干扰也就越大。因此,必须在DDS芯片的正弦信号输出端加一个滤波器,以便有效地抑制谐波和杂散。本中采用七阶椭圆低通滤波器,该滤波器电路如图2虚线框内所示,其中R5,R6完成电流信号到电压信号的转换,其截止频率可达70 MHz。图3给出该七阶椭圆低通滤波器的正向传输特性,70 MHz截止频率衰减为-2.907 dB,带外衰减在84 MHz达到-35.749 dB,基本符合要求。

  1.2.2 电路

  电路如图4所示,该电路由性价比很高的锁相芯片ADF4113、滤波电路、VC0构成。中采用DDS输出取代原有的晶振,为GSM系统提供13 MHz的激励源,信道频率间隔为200 kHz,基准输入需经ADF4113中的基准分频器完成65分频。

  ADF4113是ADI公司研制的数字锁相频率,最高工作频率可达4 GHz,可用于无线射频通信系统的基站、手机、通信检测设备及CATV设备中。该芯片内部主要包括可编程的14位基准分频器;可编程双模式前置分频器:8/9,16/17,32/33和64/65;可编程的射频信号分频器;3线串行总线接口;模拟和数字锁定状态检测功能。该芯片具有良好的相位噪声参数,鉴相频率为200 kHz时,相噪基底为-164 dBc/Hz;输出1 840 MHz时,相噪可达-85 dBc/Hz。VCO选用Sirenza微波公司的VC0190-1843T,输出频率范围为1 740~1 930 MHz,具有良好的相位噪声特性,其独特的缓冲放大器设计,可减小频率漂移。



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