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基于FPGA和硬件描述语言Verilog的液晶显示控制器的设计

作者:时间:2010-12-10来源:网络收藏

  2 与实现

  2.1 液晶总体

  本器刷新频率为70Hz,每一帧周期为14.28ms,每一行周期为60μs,时钟信号CP的频率为2 MHz,将一行数据输入列移位寄存器的时间为40μs,因此每一行设计了20μs的空白时间。

  液晶系统原理如图2所示。时钟模块采用Xilinx公司的Coregen IP工具定制,数字时钟管理器DCM模块将 50 MHz时钟信号CLK_IN 25分频为2 MHz时钟信号CLK。DCM采用了数字延迟锁相环技术来消除时钟相位的位移,提供比自行分频更稳定的时钟信号,以满足控制系统要求。CONTROLLER模块为LCM提供满足图l所示时序要求的控制信号CP、LP、FLM、M、DISPOFF,并且同步产生SRAM的读地址ADDRA[14:0]。

液晶控制器系统原理

  SRAM为内存模块。为了提高输入LCD的数据流速度.设计了32K×4位的舣端口内存,可同时实现读/写,并实现数据格式的转化,由上位机MCU输入的8位数据转为输入LCM列驱动器的4位数据;B端口由MCU_INTERFACE与上位机MCU连接,由MCU微控制器将显示数据写入内存SRAM。其中,ADDRB[13:0]控制16K×8位的写地址,DINB[7:O]为写入数据,WEB为写有效控制,CLKB为写时钟;A端口由CONTROLLER模块控制读地址ADDRA[14:0],读时钟CLKA由系统时钟信号CLK控制,DOUTA[3:0]将数据写入LCM列驱动器。2.2 控制模块设计

  应用状态机的方法,用设计控制模块CONTROLLER。CLK为2 MHz输入时钟信号。LP和内部控制信号DEN由状态机1控制产生,FLM由状态机2控制产生,M由状态机3控制产生,CP信号和ADDRA[14:0]根据CLK和DEN信号控制得到。状态机1有3个状态:状态1,LP为O,DEN为1,持续80个CLK脉冲后转向状态2;状态2,LP为l,DEN为0,持续1个CLK脉冲后转向状态3;状态3,LP为O,DEN为O,持续39个CLK脉冲后转向状态1。状态机2有2个状态:状态1,FLM为l,持续1个LP周期时间,即120个CLK脉冲;状态2,FLM为O,持续剩下的239个LP周期,即28 680个CLK脉冲。状态机3有2个状态,状态l,M为1。持续1个FLM周期时间,即28800个CLK脉冲;状态2,M为0,也持续1个FLM周期时间。CP信号和ADDRA由于含有空白信号,所以由内部控制信号DEN和时钟信号CLK得到。以下为设计的源代码初始化部分:

程序

程序 /Script> 3 仿真、下载测试分析



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