VHDL语言在FPGA／CPLD开发中的应用?
END counr24—arc；
上述程序中由语句ENTITY与ENDcount24包含的部分称为程序的实体，它的电路意义就相当于器件的外部接口，在电路图上相当于一个元件符号。该实体是一个完整、独立的语言模块，它描述了coun t24的接口信息，定义了count24的端口引脚clk、reset、qa、qb的输入、输出性质及其数据类型；由语句ARCHITECTURE开始，到END count24arc结束为结构体层次，结构体层次用于描述count24内部的逻辑功能，在电路上相当于器件的内部电路结构。描述逻辑功能的具体做法是，在结构体的进程区内，通过定义两个整型中间变量cntb、cnta分别表示十位和个位，之后用IF语句说明当时钟到来时，这两个变量的计数和进位情况，当进程结束后，再将这两个中间变量分别赋给输出变量qb和qa。整个程序不长，逻辑描述十分简洁、明了。
上述程序输入完成后，首先要经EDA软件进行编译，本设计采用的是美国Altera公司的MAX＋PLUS2II软件，经该软件中的Compiler编译器编译后，若有任何信息、错误和警告，都将在VHDL编译器窗口上提示，设计者可根据提示对设计进行修改。当编译通过时，建网表、逻辑综合、适配、划分、时域分析、装配等均已自动完成，并生成多个后续工作要用的文件。编译的成功表明已为所设计的项目建立了一个编程文件，但还不能保证该设计在各种可能的情况下都有正确的响应，因而编译通过后，还必须用MAX＋PLUSII的Simulator仿真器和Timing Analyzer工具分别进行功能仿真和时序仿真，以验证设计是否完全符合要求，若发现有问题，则必须返回原设计进行修改。上述模块经功能仿真和时序仿真都没有发现任何问题。图3所示即为上述模块的仿真波形。该模块设计完成后存档，待建立顶层文件时调用。
接下来再用VHDL语言对底层中其它所有模块一一进行设计，这包括：秒、分计数器（均为60进制计数器）、14级2分频器、24选4数据选择器、BCD七段译码器、节拍发生器等。所有程序均经MAX＋PLUS2II软件的编译和仿真。当模块设计完成后均要存档，待建立顶层文件时调用。
除底层模块外，其它各层次模块（包括顶层）也都适于用VHDL语言描述。只是应选择不同的描述方法而已。当底层中所有模块均设计完成后，采用VHDL语言中的结构描述法，用元件调用语句调用底层各模块并进行连接，即可建立数字钟的顶层文件。数字钟的顶层文件也必须经过EDA软件的编译和仿真，在此过程中，如有需要，还可随时打开查看并修改任一层次的设计。当最后确认设计完全符合设计要求时，再将编译后的顶层文件下载到目标芯片PFGA／CPLD中。
综上所述，整个系统各层次模块均采用VHDL语言描述，其优点主要有下述三个方面∶（1）能进行系统级的行为描述，从逻辑行为上对模块进行描述和设计，大大降低了设计难度。（2）描述的设计思想、电路结构和逻辑关系清晰明了，便于存档、查看、维护和修改。（3）支持大规模设计的分解和已有设计的再利用。
仅上述这三个优点，就是电路图输入和其它HDL语言所不能实现的。本文引用地址：http://www.eepw.com.cn/article/150670.htm
3 结束语
集成电路规模越是庞大，VHDL语言的优越性就越显突出。目前，数百万门规模的FPGA／CPLD已进入实用，VHDL强大的系统描述能力、规范的程序设计结构和灵活的语句表达风格使其必将担负起大系统设计的几乎全部设计任务。
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