QDR SRAM与Spartan3 FPGA的接口设计

　　该设计的难点就在于如何满足CY7C1302的时序要求。所有的CY7C1302信号都被寄存在I/O缓冲器以及HSTL缓冲器中。在写周期的时间里，所有的信号必须满足那些数据建立和保持时间的要求。这就意味着必须应付来自Spartan FPGA(时钟输出)的传输总延迟，板的接线延迟以及QDR的记忆建立时间。所有的延迟总和必须少于写操作的时间周期，即要求：

　　Tco(FPGA)+Tpd(Board)+Tsu(QDR SRAM)实际：

　　2.5ns+0.6ns+0.8ns=3.8ns

　　可见时钟输出时间和QDR的建立时间值分别为2.5ns和0.8ns。因此对板延迟来说有个很充足的时间盈余，QDR存储器要求必须有0.5ns的保持时间。

　　在读周期时间，数据必须满足FPGA的建立和保持时间。

　　即：

　　Tco(QDR SRAM)+Tpd(Board)+Tsu(Spartan3)实际：

　　2.5ns+0.6ns+1.55ns=4.65ns

　　Spartan3系列FPGA的建立时间是1.55ns。再加上QDR SRAM的时钟输出时间为2.5ns，这些时间要求使得系统工作在100MHz时钟下就可以有很充足的时间盈余。为确保该控制器的正常工作，必须要求FPGA的可配置逻辑模块数不少于100，至少2个数字时钟管理模块，2个全局时钟缓冲模块以及119个I/O缓冲模块。若使用更快速的Spartan3系列FPGA可以使该设计的接口性能得到进一步的提高。

　　2.2.2设计的综合

　　经过综合以后的结果表明：完全控制器的逻辑图显示存储器和它的三路18位总线之间的接口以及主机和双重36位数据总线、18位地址总线的接口。Spartan3系列FPGA的内部时钟工作在200MHz，由于DDR接口在时钟的上升沿和下降沿均传输数据，所以外部总线的时钟只需100MHz。来自主机的36位读数据通路在内部就被分为两个18位的部分并分别设置了寄存器锁存。这两个寄存器工作在200MHz的时钟下，在时钟的上升沿和下降沿都只允许一个寄存器发送或接收数据。

　　该设计旨在利用低成本的FPGA实现高性能QDR SRAM的接口连接。故选择了具有低成本与丰富性能的结合Spartan-3系列的FPGA，它能够以最高的性价比实现完整的系统功能。该接口设计的实际意义更在于，Spartan-3系列FPGA内部具有的可配置I/O单元。因为通过在实现中配置相应选项，可使不同的I/O单元满足不同的I/O标准，从而使得Spartan-3系列的FPGA在通信领域中应用非常便捷。在该设计中存储器控制器必须工作在HSTL电压以便支持存储器和存储器控制器的输入输出的高速数据操作。

　　除此之外，在可编程的片上系统SOPC(System On Programmable Chip)中，为了简化系统的结构，提高系统的整体性能，必须接入外部存储器。SOPC技术的目标就是试图将尽可能大而完整的电子系统在单一FPGA中实现。这就必须在FPGA芯片上外接存储器以用来存储FPGA所要处理的数据或者在进行数据交换时用来对数据进行暂存以及辅助完成一些其他功能。SOPC的发展使得该设计的应用进一步推广。