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PCI9656实现与CPCI总线通信的雷达信号处理板

作者:时间:2011-09-11来源:网络收藏
2.2 与DSP连接设计

本文引用地址:http://www.eepw.com.cn/article/150233.htm

  由于与DSP接口不兼容,所以用逻辑转换器件FPGAl它们之间的连接。FPGAl中设计有一个能与ADSP—TS201S直接的主机接口模块,将ADSP-TS201S主机接口与FPGAl内的主机接口直接相连。通过FPGAl内主机接口间接访问ADSP—TS201S。FPGAl中设计16 K×32 b的双口RAM,用于缓存PCI9656与DSP之间读写数据。FPGAl一端与4片DSP相连,另一端与PCI9656局部端相连。当出现多个DSP同时请求与PCI9656时,FPGAl内DSP开关选择模块对其进行仲裁。PCI9656根据主机的要求可以访问任意一片DSP。PCI9656对板上4片SDRAM的访问有2种方式。第一,通过DSP来间接的访问SDRAM,DSP先将SDRAM中数据读到其内部存储区,然后PCI9656通过访问DSP访问SDRAM;第二,在FPGAl内设计SDRAM控制器,通过FPGAl内控制器直接访问SDRAM。

  2.3 PCI9656与连接设计

  设计中板是6U规格,可与J1至J5五个连接头相连。J1是32位PCI,J2用于64位PCI或用户自定义I/O口;J3,J4和J5是用户自定义I/O口。为了保证板的通用性和可扩展性,J1与J2连接头作为64位数据宽度的总线。PCI9656一端与FPGAl相连另一端分别与儿和J2连接头相连。需要注意的是PCI9656与连接的引脚必须插入10 Ω的匹配电阻,以降低对背板的干扰。

  2.4 Rocket_IO与DSP的连接设计

  信号处理板通过全双工Rocket_IO口接收板外的采集数据,数据吞吐率可达1.25 Gb/s。FPGA2Rocket_IO与DSP的LinkPort之间的接口转换,其一端连接4路Rocket_IO口相连另一端连接每片DSP的1路LinkPort,即4路链路口。

  DSP的每路链路口数据吞吐率可达,1 GB/s。FPGA2对.Rocket_IO口送入的数据整理后,利用链路口传输给相应的DSP。任意一路LinkPort能与任意一路的Rocket_IO口,当多路LinkPort争用一路Rocket_IO口或多路Rocket_IO口争用一路LinkPort时,FPGA2内的总线开关模块它们之间的仲裁。设计中信号处理板可以选用任意用户自定义IO口作为Rocket_IO通道。

  3 PCI9656与DSP的接口设计

  PCI9656的局部端采用C模式,32位数据和32位地址线。PCI9656配置为直接从模式,即只有主机可以通过PCI9656申请局部端总线控制权访问DSP。4片DSP与FPGAl连接方式相同,这里只给出1片DSP与PCI9656之间的接1:3逻辑转换。DSP和PCI9656的连接如图2所示。

  

DSP和PCI9656的连接如图

  PCI9656对DSP的访问通过FPGAl间接实现,FPGAl内设计有实现逻辑转换的主机接口模块、用于数据缓存的双口RAM模块和DSP开关选择模块。

  3.1 PCI9656读DSP

  (1)PCI9656使LHOLD变高申请局部总线控制权;FPGA检测到后,立即使LHOLDA变高,告知PCI9656局部总线申请成功。PCI9656使ADS和一LW/R变低,然后发送主机地址;FPGAl依据高位地址译码生成DSP片选信号,根据LW/R将主机接口配置为读方式,同时使PCI9656的READY信号无效。

  (2)FPGAl向相应的DSP发HBR和RD申请总线控制权并请求读数据;DSP检测到HBR后返回HBG和ACK。FPGAl检测ACK到信号后,接收数据并缓存至双口RAM。当数据传输完毕时DSP使RD和ACK无效,撤销HBG,FPGAl接着撤销HBR。

  (3)FPGAl使READY有效,PCI9656检测到该信号后,开始读取双口RAM中的数据。数据传输完毕后FPGAl使READY无效并收回LHOLDA,PCI9656接着撤消LHOLD,此次读操作结束。



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