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FPGA并行数字序列传输与接口技术的研究和应用

作者:时间:2011-10-19来源:网络收藏
3.2 算法的Verilog 数据流描述:

本文引用地址:http://www.eepw.com.cn/article/150112.htm

  1)一个节点的模块:


  2)顶层整体调用模块


  3)信息界面问题

  上述人工神经网络运算中不同层次间的数据交错采用了如下方式:从输出到 输入、从输入到运算逻辑通过wire 定义的网线执行无延时;各节点输出通过reg 定义 为寄存器,使信号能实现各自异步计算而同步输出的效果,而输出的条件用always 进行检 测。逐层的交错传输采用顶层模块套用子模块的方式进行,同一层次的各节点的同类型运算 均操作,既节省了时间,又节省了模块。

  4 结束语

  通过网线、寄存器、锁存器、多层次模块套用等与数学算法的变换处理,大多数现代信息处理、统计学计算及控制过程的复杂算法都可以实现完全处理与序贯交错 传递的最佳时间性综合运行而体现其快速、递推、多维和实时性。 在Xilinx 公司提供的 ISE10.1 设计工具软件平台上对LC3S400PQ205 型 产品进行上述简单前向型人工神经网 络的硬件结构数据流描述设计,得到的整体模块只占用了将近15 万个门(而整个芯片具有 40 万个门),完成一组采样值的全过程计算时间为16ms。加上 的在线实时可重构性, 使得该项可以在宇宙或环球航行、高空与深海测量、危险区或动物体非介入性试验等多 种领域的高科技信息处理与控制中发挥特殊作用。


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