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水下目标定位系统的信号处理模块设计

作者:时间:2012-02-03来源:网络收藏

1.2.3 模数及数模转换器
模数及数模转换器的选择需同时考虑转换频率和分辨率。因此根据对输入模拟信号的精度要求,选择分辨率为16位的AD7665作为的模数(A/D)转换器。AD7665的最高采样频率可达570 kS/s,而且其允许的输范围为±10 V。满足的动态范围;其数字输出可采用串行或并行接口方式,便于与DSP或FPGA接口。
根据系统对输出模拟信号的精度要求,选用18位的AD5545作为系统的数模转换器(D/A)。AD5545是电流型输出型的双路D/A转换器。由于AD5545采用串行接口方式接收控制器的数据,因此AD5545的几何尺寸极小,便于高度集成。
1. 2. 4 存储器
作为一个可以独立运行的系统,总需要一定容量的非易失性存储器,用于存储系统的指令代码和缺省的系统参数,因此本采用闪存(FLASH存储器)AMD29LV256M进行系统的非易失存储器。AM29LV256M的容量为256 MBit,可以方便地构成16 Mx16-Bit或者32 Mx8-Bit的存储器,满足代码的固化需求。另外由于采用LCD液晶屏作为系统的显示器,而现有的LCD显示器没有显示缓存,同时为了增加系统的通用性和灵活性,便于进行大数据量的数据处理,系统需大容量的静态存储器(SRAM)。本选用CY7C1061AV33进行系统的外部存储器扩展。CY 7C1061AV33容量1 M×16-Bit,访问速度快。
1.3 系统的硬件电路
为了便于扩展,本的设计分3大部分进行:模块的供电、DSP最小系统以及以FPGA为核心的各种接口。
模块的供电采用LM2676-ADJ、TPS79501、LT1584CT3.3,将输入的12 V转换成DSP和FPGA所需要的5、3.3、1.6、1.2 V,并通过控制电源芯片的使能靖实现DSP的上电顺序。
DSP最小系统设计主要包括复位电路、时钟电路、调试接口等,其中复位电路采用Max706结合相应的外部器件实现上电复位、手动复位、看门狗复位、DSP内核电源电压过低复位、通过上位机复位等;时钟电路的设计结合DSP或者FPGA的片内PLL、采用高精度、高稳定度的外部有源晶振实现,并尽量降低外部晶振的频率,模块中的晶振频率为20MHz。而调试接口的设计由于需要经常插拔调试接口,因此主要考虑抗静电因素,通过在每根信号线上并联瞬态电压抑制器(TVS)实现;另外,为了进行较远距离的调试,进行了调试接口的再驱动及缓冲。
以FPGA为核心的各种接口设计包括存储器接口、外部中断接口、AD接口、DA接口、串行接口、LCD显示器接口等。为了便于扩展,DSP的EMIF信号线全部接到FPGA,并将FLASH存储器(AM29LV256M)和SRAM存储器(CY7C1061AV33)先通过FPGA再接到DSP的EMIF空间。也就是说,外部设备包括存储器可方便地映射到DSP不同的存储器空间。DSP的EMIF空间的缺省的配置为:CEO用于访问FPGA的片内SRAM(作用输入及输出缓冲的存储器):CE1用于访问DSP的上电程序加载空间,与FLASH存储器连接;CE2用于访问SRAM空间。外部中断接口用于将可选的多个外部中断源有选择的接到DSP的中断输入;缺省的配置为:INT0用于响应外部的同步,INT1用于RS422通信中断,INT2用于RS232通信中断;INT3、INT4为用户备用中断。AD接口首先将串行的采样数据转换成并行的数据并存放于FPGA的片内缓存或者直接将并行的采样数据存放于FPGA的片内缓存,用于FPGA的数据预处理(如FIR、FFT等),然后再将预处理的结果送到输出缓存。DA接口则在DSP的控制下、将DA输出缓存中的并行数据转换成AD5545所需要的串行接口数据,实现DA变换。串行接口则按照不同接口的收发协议,组织及收发数据,实现与不同设备的通信。LCD显示接口实际上是一个连续读写显存的接口,因此在FPGA内部设计了一个专门的读写显存控制器(简称LCD控制器),可以独立进行显示、控制LC D;但是为了便于DSP及时更新显示内容,在DSP和LCD控制器之间设计了一套仲裁电路,解决它们在读写显存时的冲突。

2 应用程序设计
时延估计是声源算法的关键内容。为了进行时延估计,首先基阵接收信号模拟信号,再经过采集、依据不同方法进行处理,得到信号到达各个阵元的相对时延。一种广义互相关时延估计法(GCC)的流程图如图2所示。其中滤波在FPGA内部采用FIR实现,而FFT则可以由FPGA实现。也可由DSP实现。

本文引用地址:http://www.eepw.com.cn/article/149785.htm

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3 实验
输入信号为两路CW信号,信号频率10kHz,脉宽1ms,两路时延0.2 ms,信噪比为-3 dB,A/D的采样频率为300 kHz,则信号脉宽有300个点,估计时延峰值应该在偏离中心60点处。按照图2的流程进行处理,采样宽度为512个点,广义互相关时延估计效果如图3所示。由图3可知,相关峰位于第455采样点处,即时延估计为0.19 ms,与给定的时延基本一致。

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4 结论
本文研究的模块设计灵活性好、扩展性强,适合主被动系统的数据采集及处理,也可用于领域进行实时。本文所设计的以FPGA为核心的信号处理模块具有较好的工程应用参考价值。


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