关于quartus生成IP核的仿真出错问题的解决

对MegaCore的生成从头至尾操作了一遍，说实话很是复杂，不过，大家都知道quartus的IP可以直接拿来用的，大大节省了开发时间，而且其代码是绝对优化的;所有的前奏都操作成功，设置没什么问题，开始对生成的fft.vhd文件进行编译，点击Start Compilation，第一感觉：慢!编译很慢，应该是文件太庞大了吧，需要生成很多信息，在Status里观察进度，Full Compilation进行至80%，报错!

无奈，但没能通过EDA Netlist Writer，查找错误信息，简单六行：

主要错误：

Error：Can''t generate netlist outout files because the fileC：/altera/72/ip/fft/lib/auk_dspip_math_pkg_fft_72.vhd is an OpenCore Plus time-limited file.

生成网表输出文件出错。OpenCore Plus time-limited ，在之前进行的一系列设置里(settings)ENA Netlist Writer options里选择的是第三方仿真软件modelsim，缘故就出在此。在没有授权时opencore是不允许生成Netlist的，更改设置：settings里EDA Tool Settings —>Simulation选择“none”，重新编译，通过。

接下来，理清管脚关系，进行仿真。