硬件仿真正当时,DFT降低不良率

　　当今IC设计越来越复杂，已经向10亿门进发，同时需要更快的上市时间，20nm、3DIC也成为研发热门。如何提高设计效率?Mentor Graphics公司董事长兼CEO Walden Rhines称硬件仿真(emulation)是仿真的潮流。
                                
　　而过去很多客户采用软件仿真(simulation)，现在慢慢转移到硬件仿真。因为硬件成本只有软件的1/300。同时，验证占整体设计的时间很长，硬件仿真能缩短时间、提高效率。

　　据悉，现在的IC必须要做很多验证。其中的一个功能是抗静电放电(ESD)测试。每个芯片都有一定的抗静电能力，但是这个能力只有等到芯片制造封装出来，到测试工厂去测时才被发现。

　　Mentor公司的Calibre PERC工具利用特殊手段，能够在芯片流片之前就告诉客户抗静电能力、失效风险在哪里，提高了芯片一次设计成功的几率。

　　DFT(可测试性设计)方面，芯片的测试很重要。在测试芯片向量产生时，一般只看芯片设计里有哪些逻辑和功能，好的EDA工具可以帮你找出失效在哪里，可能的失效可以先去做测试。但是今天，在DFT方面，没有一个测试可以看出标准的库单元里是否失效。我们能在库里面可能失效的模型，放在我们测试的方案里。即芯片可能一样通过了一般的测试，透过CellAwareDFT，测试后，失效率大幅降低。在一些初期的测试中发现，不良率可以从600～700ppm，降低到几十ppm。这对于高档产品很重要，一方面可以降低系统级测试的成本，另一方面可以使产品单价提高很多。