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混合信号设计:模拟信号链的数式控制的优点

作者:Warren Craddock,Tamara Schmitz时间:2011-10-13来源:电子产品世界收藏

  比较器是“数字信号分析仪”的最简单例子,它以1.5伏参考电压来比较输出信号。信号将会被调幅,以便其最低值刚好可以开始解扣比较器。标记为IEC_Controller的块包含数字控制算法。该控制器背后的基本思路是简单的:

本文引用地址:http://www.eepw.com.cn/article/124441.htm

  1. 测量时钟周期中比较器输出为低的部分。

  2. 周期性地将该部分与理想目标值进行比较。

  3. 如果总数过高,则下调直流增益。如果过低,则上调直流增益。

  该电路的其余部分是一个“颤振检波器”,具体化于IEC_DitherDetector 块中,它能够确定直流增益值实现稳定的时间。稳定化过后,控制回路的输出被锁定。这可以防止电路在代码间随机漫游。

  数字回路考虑

  任何控制回路都必须有一个目标(值或试图达到的条件),该AGC电路是按照每256个时钟周期11个高比较器总数,或者约0.4%的占空比的明确目标来设计的。

  只所以选择该值是因为由此产生的误差(0.4%)被认为是可以接受的。但由于应用情况各不相同,所以必须慎重选择误差信号的动态范围。

  使用称为ComparatorCounter的计数器来进行比较器为高时的时钟周期计数。控制回路通过用实际计数总数减去目标值来创建称为Error的误差信号。

  回路输出限制于不溢流或下溢。此外,每个更新事件都会清空ComparatorCounter,从而开始另一个256时钟周期测量。

  多反馈回路考虑

  当控制回路是系统中的唯一控制回路时,其转换行为在某种程度上是无关紧要的,但当其可能干扰多个其他回路时就会变得非常重要而必须加以考虑。

  控制理论的一个众所周知的结论是,当同时使用多个控制回路时,它们应当有不同数量级的时间常数,以便最小化它们之间的相互作用。

  数字控制回路的时间常数非常容易改变。例如,如果回路输出是N位宽,则误差积分器可设计为若干位宽,比如N+2位。然后,最低有效位被视为小数且留下不用,从而有效地使回路慢下来。再使用一点额外逻辑还可以使时间常数动态化,亦即随着其他回路的状态而变化。

  颤振和恢复

  “颤振”一词描述了控制回路在两个(或更多)离散输出码之间来回振荡的情形。这对这些类型的控制回路是正常行为,在一些应用中没有什么重要意义。

  在不容忍颤振的应用中,可以使用一点额外逻辑予以消除。检测颤振最容易的方法是看回路的误差信号。当误差信号小时,回路接近其目标。当误差信号在适合的时间长度内一直保持小,则可禁用回路的误差积分器,以防止进一步更新。

  确定误差信号何时在“合适的时间”内一直保持小意味着某种低通滤波。最简单的低通滤波器是单极IIR(无限脉冲响应)滤波器。这些滤波器易于以数字逻辑实现。

  可使用另一个(可选)计数器来给予回路更多时间以便充分恢复,即使在其经滤波的误差信号变小程度已经可接受之后。在本例中,该计数器称为SettleCounter,无论何时,只要经滤波的误差信号过大,其就会被清空。当经滤波的误差信号小得可接受时,计数器向上计数,每个更新事件计一次。当计数器达到最大值时,控制回路的误差积分器停止,回路的输出不再变化。

  回路本身继续全时间运行(其误差信号必须继续跟踪输入信号中的变化),但输出值被锁定,因此其无法颤振。当输入信号大幅变化时,经滤波的误差信号将会增大,导致回路被解锁并开始重新采集信号。



关键词: Intersil 混合信号

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