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无采样保持运放的12位流水线A/D转换器

作者:时间:2011-05-29来源:电子产品世界收藏

  摘要: 设计了一个12 位200 MS/s中频采样的流水线ADC,将输入信号采样保持功能集成在第一级级电路中,从而省去了采样保持运算放大器电路(SHA-less)。设计了带有占空比稳定功能的时钟延迟锁相环电路(DLL),同时有效控制采样时钟的抖动保证高频输入信号的转换性能。

本文引用地址:http://www.eepw.com.cn/article/119876.htm

  关键词: 流水线A/ D 转换器; SHA-less; DLL; 增益自举; 密勒补偿 OTA; 片上参考驱动;

  流水线ADC 的结构

  图1 给出流水线ADC 的整体结构, 包括集成了输入信号采样保持功能的第一级级电路、具有占空比修正功能的延迟锁相环时钟产生电路、片上参考产生和驱动电路、延时对准寄存器阵列、LVDS输出、SPI控制信号输入接口以及其他辅助电路。为了降低功耗并减小由于采样保持电路引入的噪声和非线性,在第一级级电路中集成了高频输入信号采样功能,去除了采样保持运放。同时, 通过权衡可容忍的比较器失调电压范围、电容匹配精度要求、OTA设计难度、后级级电路噪声衰减因子等各方面因素,采用2.5位/级电路结构,并通过相邻级的冗余位错位相加来实现简单的数字校准功能。每级电路中都包括一个子ADC(sub ADC)、子DAC(sub DAC)、减法器和乘4放大器。其中, sub DAC、减法器和乘4放大器利用一个开关电容结构的MDAC 模块来实现, 如图1 中虚框所示。

  无采样保持放大器前端电路

  通常,在ADC 中都采用一个内嵌采样保持放大器( SHA embedded) 的前端采样网络。SHA可以提供给后级电路一个建立后的固定电平使得子ADC 和MDAC 处理的是完全一致的输入信号。但是,由于SH电路环路增益为1,运放噪声不经增益衰减直接等效到输入端,同时运放需面对满量程输入信号,因此线性度受限。采样保持放大器不仅消耗了大量的功耗(占整个ADC的20%至30%),而且恶化了整个ADC的噪声和线性度。为了减小由于采样保持放大器引入的不利因素,采用了“SHA-less”的结构,将采样保持功能集成在第一级级电路中,去除了采样保持放大器。但去除SHA 采样网络前端会带来新的问题。当高频输入信号到子ADC 与MDAC 之间的延时不同时,导致子ADC 和MDAC 处理的信号值存在偏差 , 当 超过冗余位错位相加电路的可校正范围时,会引入谐波失真。因此保证两个采样路径的一致性非常重要。

  近年来无SHA( SHA-less)采样网络的电路结构越来越多,通常靠MDAC和子ADC之间的RC延迟严格匹配来实现采样电压的同步 ,如图2(a)所示。该结构的不足之处在于在底板采样时钟SA1和SA2采样结束后,从预放大到锁存器确定比较结果需要一段时间。这段比较时间会缩短采样时间如图2(b)所示,或占用运放建立时间如图2(c)所示。采样时间减小,在高频输入下会导致输入信号跟踪不完全而引入非线性;运放建立时间缩短,要求运放具有更快的建立速度,从而消耗更大的功耗,否则将导致运放建立不完全而影响ADC整体性能。为了克服以上不足之处,本文提出了一种新的SHA-less电路方案,见图3(a)。在严格匹配MDAC和子ADC之间的RC延迟的同时,通过采用高速宽带及锁存时钟下降沿可调控制来实现输入信号采样的同步,时序关系如图3(b)所示。MDAC在P1D下降沿采样信号,子ADC在NP1D2的上升沿对输入信号比较结果进行锁存,避免了采样结束后比较器再进行比较所需要的窄脉宽时钟。两个采样路径中RC的匹配可以保证输入信号从输入端到达MDAC运放和子ADC比较器输入端的延时相同,若预放大状态下比较器的带宽很大速度很快使得信号从比较器输入到输出延时足够短,则两个通路采样的孔径误差可以控制在冗余数字位可校准范围内。该方案的重点是:(1)带宽足够大使得信号延迟足够短,即保证信号在两个通路中的延迟一致;(2)在延迟一致的前提下,P1D时钟下降沿与NP1D2的锁存时钟上升沿对齐,实现对同一输入信号的采样。高速比较器要提供大的带宽需要消耗更多的电流,但该功耗与SHA相比仍占优势。为保证时钟沿对齐,在MDAC采样时钟固定的情况下,锁存时钟上升沿通过SPI接口实现了可配置调节。运用该方案仿真结果显示在400MHz输入信号下不考率采样开关引入的非线性,孔径误差引入的电平差值仍能控制在可校准范围内,达到SNDR为 73.4572dB,ENOB为 11.9098位及SFDR 为88.4529 dB的性能。

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