手把手课堂:Xilinx FPGA设计时序约束指南

　　在 macro1 宏中的所有 LATCHES都放在名为 latchgroup 的分组中。类似的，在约束“INST mymac TNM=RAMS memories”中，所有 mymac 宏中的RAMS 都将放在称为 memories 的分组中。且在以下约束中：

　　所有在 t e s t e r 宏中的 PADS、LATCHES、RAMS 及 FFS 都将放在名为 coverall 的分组中。相关的约束指南将包含完整的预定义分组列表。

　　简洁至上

　　一般而言，约束的数量越少越好。复杂的约束引发的问题往往比解决的要多。另外，部分路径或网络是非关键性的，可对这些网络不使用约束。TIG（时序忽略）约束用于清除对无需关注的路径，或从虚假路径上移除约束。以下为常见 TIG：

　　这条约束告知工具无需约束该路径。这条的作用很重要，它可使工具不必在不关注的路径上花费精力去满足时序要求。在时序约束时忽略此路径可缩短工具运行时间，提升所关注的路径上的时序质量。也可搭配“FROM: TO”约束来使用“TIG”，如下所示：

　　赛灵思有大量宝贵的关于时序约束的资源，其中最值得一读的，我已在以下参考文献中列出。若您有更深入的问题，请随时与我联系。我邀请您参加赛灵思社区论坛，该论坛可为 您的一些FPGA 设计中最棘手的问题提供充分的解答。

　　参考文献：

　　《约束指南》：UCF、PCF、HDL 约束语法， http://www.xilinx.com/support/documentation/sw_manuals/xilinx11/cgd.pdf 。

　　《时序约束用户指南》：如何约束设计的概念信息， http://www.xilinx.com/support/documentation/sw_manuals/xilinx11/ug612.pdf 。