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HDLC的DSP与FPGA实现

作者:郭枫 北京遥测技术研究所卫星导航部时间:2010-08-24来源:电子产品世界收藏

  用+实现功能

本文引用地址:http://www.eepw.com.cn/article/112019.htm

  对器件进行功能设计一般采用的是"Top to Down"("从顶到底")的方法,亦即根据要求的功能先设计出顶层的原理框图,该图通常由若干个功能模块组成。再把各个模块细化为子模块,对较复杂的设计还可把各子模块分成一层层的下级子模块,各层的功能可以用硬件描述语言或电路图来实现。

  的设计则是按软件顺序执行的方法,主函数调用子函数,还可以把子函数分成下级子函数,目前的设计软件主要是用C语言来完成。

  协议操作由、DSP共同完成:接收端:首先由FPGA来收数据,之后判断帧头“7E”及本机地址,如果是发给本机的数据,则对后续数据进行判断,如果有5个连“1”且后一位数据为“0”则将其后的一个“0”删除,删零后将数据存入FIFO中,收到帧尾“7E”时给出收结束标志;然后由DSP读收结束标志,如果标志为“1”读空FIFO,清标志位,将数据内容进行CRC校验。

  HDLC发送端:首先由DSP将数据写入FPGA的FIFO之后,DSP给出标志;FPGA收到标志后,先发送帧头“7E” ,然后发送数据,如果数据中有5个连“1”则在其后插入1个“0”,数据发送结束后发送帧尾“7E”。

  FPGA设计

  FPGA中实现的主要是链路层协议完成HDLC数据接口的收发,并完成与DSP的数据交互,该电路由接口模块interface、HDLC数据发送模块transmitter和HDLC数据接收模块receiver三部分组成。

  FPGA接口模块interface

  interface模块的主要功能是:DSP通过数据、地址总线和读写信号向FPGA读写并行数据。

  在本例中数据总线的宽度取决于所使用的DSP的数据位。由于目前DSP处理器的多为64位或32位,而完成数据交互使用8位就够了,因此这里采用8位的数据总线cpu_data[7..0]。地址总线包括译码选通发送FIFO和接收FIFO的寄存器地址,命令寄存器和状态寄存器。

  对于DSP来说,FPGA可以看成是一个普通芯片,通过片选CS/、读写信号RD/和WR/,就可以选中FPGA并对其进行读写操作。

  当FPGA需要向DSP传递信息时,中断信号输出端interrupt/ 变为低电平,DSP响应后可到FPGA中的状态寄存器去读取详细的中断信息并做出相应的处理。

  FPGA数据发送模块HDLC_Send

  HDLC_Send模块的主要功能是:对HDLC产生内部数据发送时钟tx_clk;锁存DSP写入FIFO的发送数据并按指定时序启动发送;在发送数据段前加上"7E"起始标志;对发送的数据及CRC计算结果进行"插零"操作并附上"7E"结束标志把结果输出(见图1)。

  txhdlc模块由发送数据子模块、标志数据插零子模块及“7E”发送等模块组成。

  HDLC的数据发送时钟tx_clk由外部输入时钟分频得到,能以高于比特发送的速度执行对内部操作。

  待发送数据是由外DSP通过interface模块写入指定地址的缓冲存储器的。在HDLC中,可以选用的缓冲存储器类型有FIFO存储器、DPRAM存储器、移位寄存器等。在本设计中,发送数据的存储使用的FIFO存储器。使用这种寄存器的优点是:只对一个FIFO入口地址进行操作,简化FPGA设计。DSP向FPGA写完数据后,向状态寄存器写标志,表示数据发完可以发送,

  发送的数据CRC的计算结果附在数据后面,再经"插零"后附上"7E"标志就可输出。发送数据子模块监视着每一个串行移出的数据,当发现数据流中出现5个连“1”时,就输出控制信号1f_detect/ 暂停数据移位,此时子模块zero_insert向数据流插入一个"0"比特。数据发送完毕后,“7E”发送子模块发出"7E"作为结束标志,同时清除标志位。



关键词: HDLC DSP FPGA 201008

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