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先栅极还是后栅极 业界争论高K技术

作者:时间:2010-07-21来源:半导体国际收藏

  消除SiO2界面层方面,在去年12月份举办的IEDM会议上,科学家们发布了多篇有关如何消除SiO2界面层的文章(ZIL:zero interface layer),其中IBM的Fishkill技术联盟也公布了自己的方案,并宣称这种方案将在自己的gate-first 32/28nm制程中使用。(图3)

本文引用地址:http://www.eepw.com.cn/article/111062.htm

  耶鲁大学的T.P. Ma教授表示,ZIL技术虽然非常吸引人,但通常需要使用高温工步来消除SiO2界面层,而gate-first工艺制作的栅极则正好能够承受这种高温,所以这项技术对采用gate-first工艺的厂商比较有利。他认为,按照他的理解,ZIL技术的实现需要使用“高温化学反应”来有效地去除栅极结构中残留的SiO2界面层,这样这项工艺对使用gate-first工艺的厂家而言实现起来难度更小一些,而使用gate-last工艺的厂商则会尽量避免使用高温工步。他还表示,IBM和Sematech公司所制出的ZIL结构已经能够在5埃的等效氧化层厚度条件下达到较好的防漏电性能。

  不过据Sematech公司的材料与新兴科技研发副总裁Raj Jammy表示,尽管Sematech公司早期的ZIL结构确实是在gatefirst工艺的基础上制造出来的,但是“要制出ZIL未必需要依靠高温处理工步,而主要是要去掉界面层中的氧离子。”他还强调不同的情况需要采用不同的热处理方式来进行处理,才能得到较好的管子参数。(图4)

  另外一篇IMEC的研究报告则指出,“我们制作ZIF的方法是需要进行高温热处理的,不过要生成理想的无界面层栅极结构的方法有很多种,因此未必说gatelast工艺就不利于ZIL的制作。”他还表示应该可以找到一种方案来兼顾ZIL与gatelast工艺的优点。

  另外,在被问及对ZIL技术的看法时,高管Bohr回答称,“在我的印象中这种技术并不是很有效,这主要是由于ZIL结构对沟道的载流子迁移率有一定的不良影响,而如果我们能够很好地控制界面层的材料和厚度,管子的性能一样也可以达到要求”,他还表示“相比之下,我认为我们应该努力去改善High-K绝缘层的材料,并想办法减小金属电极的电容.”

  Gartner 市调公司的Freeman则表示,从28nm制程节点开始,台积电公司与GlobalFoundries之间的产品由于所用的工艺不同,因此将存在比较明显的区别。按照这样的差别趋势发展下去,一种最终的可能就是IBM和GlobalFoundries会在22nm制程节点马上转向gate- last工艺,而另外一种可能就是由于gatefirst在ZIL方面的优势被实际的应用证明,而将慢慢处于领先的位置。Freeman还表示:“在 16nm制程节点,如何控制好管子的界面层,将是至关重要的。”

  参考文献:

  1. J. Markoff, " Says Chips Will Run Faster, Using Less Power," New York Times, Jan. 27, 2007, p. 1.

  2. D. Lammers, "Pressure Builds on Gate-First High-k," Semiconductor.net, Dec. 9, 2009.

  3. D. Lammers, "GlobalFoundries Adds Qualcomm, Supports Gate-First Technology at 28 nm Generation," Semiconductor.net, Jan. 7, 2010.

  4. G.H. Ma, et al., "A Novel ‘Hybrid' High-k/Metal Gate Process for 28 nm High Performance CMOSFETs," 2009 IEDM, p. 655.

  5. T. Hoffmann, "High-k/Metal Gates: Industry Status and Future Direction," 2009 IEDM Short Course.

  6. C.H. Jan et al., "A 32 nm SoC Platform Technology With 2nd Generation High-k/Metal Gate Transistors," 2009 IEDM, p. 647.

  7. J. Huang et al., "Gate First High-k/Metal Gate Stacks With Zero SiOx Interface Achieving EOT=0.59 nm for 16nm Application," 2009 Symposium on VLSI Technology.

  8. T. Ando, et al., "Understanding Mobility Mechanisms in Extremely Scaled HfO2 (EOT 0.42 nm) Using Remote Interfacial Layer Scavenging Technique and Vt-tuning Dipoles With Gate-First Process," 2009 IEDM, p. 423.


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关键词: Intel 45nm HKMG

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